Съвременните технологии за изграждане на MOS прибори включват голям брой технологични операции, като фотолитография, ецване, окисляване, отлагане на материал чрез имплантация, дифузия и планаризация.
Тези операции често се повтарят при производството, като общият им брой понякога надвишава няколко стотици.
Повечето операции използват фотомаски за получаване на изискваните топологични чертежи (рисунки) на дифузионните и междусъединителни слоеве на интегралните структури.
При CMOS технологичните процеси се използват между 20 и 30 различни маски.
Стандартните и субмикронните (с дължина на канала под 0.350µm) CMOS технологии се различават по:
- Минималните размери на топологичните детайли;
- Дебелината на подгейтовия окис;
- Брой слоеве (нива) на реализация на междусъединенията;
- Материалът на подложката. Използват се n- и p-тип силициеви пластини с епитаксиален слой и изолиращи подложки;
- Изборът на проводящ материал за управляващия електрод (гейт) на транзисторите.
Първоначално се използваха металите алуминий и молибден.
Съвременните CMOS процеси използват поликристален силиций (полисилиций) независимо от по-високото му специфично съпротивление.
Една от основните причини е, че полисилициев гейт спомага за образуването на самоцентровани области на сорса и дрейна.
Друга причина е, че този материал позволява да се осъществи прецизно управление на формирането на подгейтовия окис;
Методът на изолиране на транзисторите.
Основната разлика е между процесите, които използват така наречените LOCOS изолации или изолации от тип плитък канал (STI).
За намаляване на площта, заемана от един MOST (MOS транзистор), първоначално се използваше мащабиране на размерите му с коефициент s (s > 1).
Ако всички размери и напрежения се редуцират с коефициент s, а плътността на легиране на основни носители се увеличи с s, то електрическото поле в прибора се запазва същото.
В резултат се получава по-висока плътност на гейтовете с (s2), намалено закъснение на логически елемент с 1/s и намалено разсейване на мощност с 1/s2.
Този подход на мащабиране при постоянно електрическо поле не винаги е възможен.
Например много от присъщите за транзистора напрежения, които са физически свързани с използваните материали, могат да се мащабират, докато други като праговото напрежение не могат да се мащабират със същия коефициент.
Затова при модерните субмикронни технологии се използва подход, при който размерите на транзисторите и напреженията се мащабират с различни коефициенти.
Реализирането на една интегрална схема представлява превръщане на нейните техническо задание и на спецификациите към него в описание на слоевете, необходими за производството й.
Тези слоеве се представят чрез топологични чертежи.
Генерирането на общата топология, която е комбинацията от чертежите на отделните слоеве се прави чрез използване на интерактивен графичен дисплей (при ръчно проектиране) или чрез синтез и средства за автоматизирано изчертаване.
Тази топология подлежа на проверки за изпълнение на правилата за функционално, логическо и топологично проектиране.
Ако проверката е успешна, топологията се съхранява като база данни в компютърен файл.
Специализиран набор от програмни средства превръща тази база данни в последователност от команди.
Тези команди управляват специални генератори на изображения (електроннолъчев генератор на изображения или генератор на изображения, използващ лазерен лъч), чрез които се създава изображението на топологичния чертеж (маска или шаблон) за всеки слой на топологията на интегралната структура върху специална фотолитографска пластина, изготвена от кристално стъкло покрито с тънък, равномерен слой от хром, наречена ретикъл.